Architektura čipsetu definuje, jak efektivně dokáže systém přenášet data mezi výpočetními jádry, pamětí a periferiemi. Moderní čipsety (jako Intel Z890 nebo AMD X870E) využívají modulární přístup k distribuci datových toků.
Historicky se čipset dělil na Northbridge (vysokorychlostní komunikace s RAM a GPU) a Southbridge (pomalé periferie). Dnes je většina kritických funkcí integrována přímo do procesoru (SoC - System on Chip).
Výkon čipsetu je definován propustností spojení mezi ním a procesorem.
Toto je „dálnice“, po které tečou data z chipsetu do CPU.
Moderní čipsety umožňují inteligentní dělení PCIe linek. Například slot x16 může být rozdělen na x8/x8 nebo x8/x4/x4, což je klíčové pro systémy s více AI akcelerátory nebo NVMe poli.
Pro lepší pochopení, jak data v architektuře proudí:
| Vrstva | Komponenta | Typ dat |
|---|---|---|
| L0 (Ultra-Fast) | CPU Cache / RAM | Instrukce modelu, pracovní data AI |
| L1 (High-Speed) | PCIe Gen 5.0 (CPU) | VRAM grafické karty (GPU Passthrough) |
| L2 (Mainstream) | Chipset (PCH) | NVMe disky, Thunderbolt 5, 10Gb Ethernet |
| L3 (Periferní) | USB 3.2 / SATA | Myši, klávesnice, zálohovací disky |
Součástí architektury čipsetu je i dedikovaný mikrokontrolér (např. Intel ME nebo AMD PSP), který běží nezávisle na operačním systému.
V roce 2026 se do architektury čipsetů dostávají standardy jako CXL (Compute Express Link). Ten umožňuje, aby CPU a GPU sdílely paměť v jednotném adresním prostoru (Cache Coherency), což dramaticky zrychluje trénování a běh rozsáhlých modelů.
Technická poznámka: Při návrhu pracovní stanice pro AI vždy kontrolujte „Topology Map“ čipsetu v manuálu základní desky. Sdílené linky (Shared Lanes) mohou způsobit, že zapojení druhého NVMe disku sníží rychlost grafické karty na polovinu.
— Podřízená témata:
— Autor: @HW_Architect_Lead Verze: 3.4 (revize 2026)